Aim TTi TGR2050 Manuel D'instructions page 87

Bit 2 - Query Error. Impostato quando si verifica un errore di domanda. Il numero d'errore
appropriato sarà riportato nel Query Error Register come elencato di seguito.
1. Errore Interrupted
2. Errore Deadlock (blocco critico)
3. Errore Unterminated.
Bit 1 - Non usato
Operation Complete (operazione completa). Impostato in risposta al comando ∗OPC.
Bit 0 -
System Event Status Register e System Event Status Enable Register
Questi due registri sono implementati come registri specifici del dispositivo, di evento e di
abilitazione evento secondo IEEE Std. 488.2. La loro funzione è informare il controllore quando il
sistema di protezione contro l'alimentazione invertita entra in funzione o quando ha funzionato
dall'ultima lettura del System Event Status Register.
Se il sistema di protezione contro l'alimentazione invertita è in funzione il bit specificato verrà
impostato nel System Event Status Register. Se il bit corrispondente è impostato anche nel
System Event Status Enable Register il bit SYS verrà impostato nello Status Byte Register.
Il System Event Status Register viene letto e azzerato dal comando SSR? e il System Event
Status Enable Register è impostato dal comando SSE <nrf>.
I bit sono definiti come:-
Bit 7 – Bit 1 -
Bit 0 -
Status Byte Register and Service Request Enable Register
(registro dello stato byte e registro di abilitazione della richiesta di servizio)
Questi due registri sono messi in atto come necessario dallo standard IEEE 488.2
I bit impostati nello Status Byte Register che corrispondono ai bit impostati nello Service Request
Enable Register comportano l'invio del bit RQS/MSS nello Status Byte Register generando così
una Service Request sulla linea.
Lo Status Byte Register viene letto o dal comando ∗STB?, che ritorna MSS in bit 6, oppure da
un'interrogazione ciclica seriale che ritorna RQS in bit 6. Il registro Service Request Enable si
imposta con il comando ∗SRE <nrf> e si legge con il comando ∗SRE?
Bit 7 - Non Usato
Bit 6 - RQS/MSS. Questo bit, come definito in IEEE Std.488,2, contiene sia il messaggio.
Requesting Service (che richiede il servizio) che il messaggio Master Status Summary
(sommario dello stato maestro). RQS viene tornato in risposta a una Serial Poll ed MSS, in
risposta al comando ∗STB?.
Bit 5 - ESB. l'Event Status Bit (bit di stato dell'evento) Si imposta se qualsiasi dei bit impostati
nello. Standard Event Status Register corrisponde ai bit impostati nello Standard Event
Status Enable Register.
Bit 4 - MAV. il Message Available Bit. (Bit di messaggio disponibile) Si imposta quando lo
strumento ha un messaggio di risposta formattato e pronto da inviare al controllore. Il bit
viene cancellato dopo l'invio del Response Message Terminator (terminatore del
messaggio di risposta).
Bit 3 - Non usato
Bit 2 - Non usato
Bit 1 - Non usato
Bit 0 - Non usato
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Non usato
Impostato quando il sistema di protezione contro l'alimentazione invertita è in funzione