Aim TTi TGR2050 Manuel D'instructions page 110

Bit 2 - Query Error. Se configura cuando ocurre un error de consulta. En el Query Error
Register aparecerá el número de error correspondiente, tal y como se relaciona abajo.
1. Error Interrupted
2. Error Deadlock
3. Error Unterminated
Bit 1 - No se usa.
Operation Complete. Se configura en respuesta al comando ∗OPC.
Bit 0 -
System Event Status Register y System Event Status Enable Register
Estos dos registros están implementados como registros específicos al dispositivo, registros de
evento y registros de activación de evento según la norma IEEE 488.2. Su propósito es informar
al controlador cuando el sistema de protección de potencia reactiva está funcionando o ha
funcionado desde la última lectura del System Event Status Register.
Si el sistema de protección de potencia reactiva está funcionando, el bit especificado se ajustará
en el System Event Status Register. Si el bit correspondiente también se ajusta en el System
Event Status Enable Register, el bit SYS se ajustará en el Status Byte Register.
El System Event Status Register se lee y despeja por el comando SSR? y el System Event
Status Enable Register se ajusta por el comando SSE <nrf>.
Los bits vienen definidos de la forma siguiente:-
Bit 7 – Bit 1 -
Bit 0 -
Status Byte Register y Service Request Enable Register
Estos dos registros están implementados tal y como requiere la norma IEEE 488.2.
Todos los bits configurados en el Status Byte Register que correspondan a bits configurados en
el Service Request Enable Register harán que el bit RQS/MSS se configure en el Status Byte
Register, generando así un Service Request en el bus.
El Status Byte Register es leído, bien por el comando ∗STB?, que devolverá un MSS en el bit 6,
o por un Serial Poll que devlolverá un RQS en el bit 6. El Service Request Enable Register es
configurado por el comando ∗SRE <nrf> y leído por el comando ∗SRE?.
Bit 7 - No se usa.
Bit 6 - RQS/MSS. Este bit, tal y como lo define al norma IEEE 488.2, contiene tanto el
mensaje Requesting Service como el mensaje Master Status Summary. Se manda un
RQS en respuesta a Serial Poll y un MSS en respuesta al comando ∗STB?.
Bit 5 - ESB. El Event Status Bit. Este bit se configura si alguno de los bits configurados en el
Standard Event Status Register corresponde a los bits configurados en el Standard
Event Status Enable Register.
Bit 4 - MAV. El Message Available Bit. Se configurará cuando el instrumento tenga un
mensaje de respuesta formateado y listo para mandar al controlador. El bit se borrará
después de que se haya mandado el Response Message Terminator.
Bit 3 - No se usa.
Bit 2 - No se usa.
Bit 1 - No se usa.
Bit 0 - No se usa.
No se usa
Se ajusta cuando funciona el sistema de protección de potencia reactiva.
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