Nemic-Lambda GENESYS GEN6-100 Manuel Technique page 59

Nom du bit de
BIT
validation
0 (LSB) Bit de réserve
1 Panne de secteur
Échauffement
2
excessif
3 Foldback
4 Surtension
5 Blocage
6 Sortie désactivée
7 (MSB) Validation
3. Registre de validation d'état
Le registre de validation d'état sert à valider des SRQ consécutifs à des changements d'état de l'alimentation.
BIT État
0 (LSB) Tension constante
1 Courant constant
2 Absence de défaut
3 Défaut actif
Redémarrage
4
automatique activé
5 Foldback activé
6 Réservé
7 (MSB) Mode local
4. Registre d'événement d'état
Le registre d'événement d'état met à 1 un bit en cas de changement d'état de l'alimentation, si ce bit est validé. Le
registre est remis à zéro à la réception d'une commande « SEVE? » ou « CLS ». Le changement d'état d'un bit de ce
registre produit un SRQ.
BIT État
0 (LSB) Tension constante
1 Courant constant
2 Absence de défaut
3 Défaut actif
4 Non utilisé
5 Non utilisé
6 Non utilisé
7 (MSB) Mode local
Symbole de Condition de mise à
défaut 1 du bit
SPARE
AC
Une condition de
OTP
défaut se produit et
elle est validée.
FOLD
Le défaut peut mettre
à 1 un bit ; lorsque le
OVP
défaut disparaît, le bit
SO
reste à 1.
OFF
ENA
Tableau 7-11 : Registre d'événement de défaut
Condition de mise à 1
Symbole
du bit
CV
Commande utilisateur :
CC
« SENA nn » où nn est un
NFLT
nombre hexadécimal.
FLT
AST Toujours à zéro
FDE Toujours à zéro
SPARE Toujours à zéro
LCL Commande « SENA nn »
Tableau 7-12 : Registre de validation d'état
Symbole Condition de mise à 1 du bit
CV Un changement d'état se
produit et est validé.
CC
Le changement d'état peut
mettre un bit à 1; lorsque le
NFLT
changement disparaît, le bit
reste à 1.
FLT
0 Toujours à zéro
0 Toujours à zéro
0 Toujours à zéro
L'alimentation est mise en
LCL mode local par le bouton
REM/LOC de face avant.
Tableau 7-13 : Registre d'événement d'état
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Condition de remise à zéro du bit
Le registre d'événement est remis à zéro
quand l'utilisateur envoie une commande
« FEVE? » pour lire le registre. Le
registre d'événement de défaut est
également remis à zéro par « CLS » et à
la mise sous tension.
Condition de remise à zéro du bit
Commande utilisateur : « SENA nn », où
nn est un nombre hexadécimal.
Si « nn=00 », aucun SRQ n'est envoyé
lorsqu'il y a un changement dans le
registre de condition d'état.
Toujours à zéro
Toujours à zéro
Toujours à zéro
Commande « SENA nn »
Condition de remise à zéro du bit
Le registre d'événement est effacé
quand l'utilisateur envoie une
commande « SEVE? » pour lire le
registre.
Le registre d'état d'événement est
également effacé par « CLS » et à la
mise sous tension.