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d'activation de demande de service (Service Request Enable) est défini par la commande
*SRE<nrf> et lu par l'interrogation *SRE?. Interrogation.
Bits 7 et 3 : Non utilisés, 0 en permanence.
Bit 6
MSS/RQS. Ce bit (tel qu'il est défini par la norme IEEE 488.2) contient
alternativement le message MSS 'Master Status Summary' (résumé d'état principal)
renvoyé en réponse à l'interrogation * STB? et le message RQS 'Requesting
Service' (demande de service) en réponse à un Serial Poll (Scrutation en série).
Le message RQS est effacé lorsque le bit est interrogé, mais le bit MSS reste établi
aussi longtemps que la condition est réelle.
Bit 5
ESB. L'Event Status Bit (bit d'état d'évènement). Ce bit est défini si des bits
positionnés dans le registre 'Standard Event Status' correspondent aux bits définis
dans le registre 'Standard Event Status Enable'.
Bit 4
MAV. Le Message Available Bit (bit de message disponible). Ce bit est défini
lorsqu'un message de réponse de l'instrument est formaté et qu'il est prêt à être
transmis au contrôleur.
Ce bit est réinitialisé lorsque le 'Response Message Terminator' (terminateur de
message de réponse) a été transmis.
Bit 3
LIM4. Le bit Output4 Limit Status (État de limite de la sortie 4). Ce bit sera réglé si
des bits sont programmés dans le Limit Event Status register pour la sortie 4 et que
des bits correspondants sont réglés dans le Limit Event Status Enable Register
LSE4.
Bit 2
LIM3. Le bit Output3 Limit Status (État de limite de la sortie 3). Ce bit sera réglé
si des bits sont programmés dans le Limit Event Status register pour la sortie 3 et
que des bits correspondants sont réglés dans le Limit Event Status Enable
Register LSE3.
Bit 1
LIM2. Le bit Output2 Limit Status (État de limite de la sortie 2). Ce bit sera réglé
si des bits sont programmés dans le Limit Event Status register pour la sortie 2 et
que des bits correspondants sont réglés dans le Limit Event Status Enable
Register LSE2.
Bit 0
LIM1. Le bit Output1 Limit Status (État de limite de la sortie 1). Ce bit sera réglé
si des bits sont programmés dans le Limit Event Status register pour la sortie 1 et
que des bits correspondants sont réglés dans le Limit Event Status Enable
Register LSE1.
Scrutation parallèle GPIB (PRE)
Cet instrument offre de capacités complètes de scrutation parallèle 'Parallel Poll' telle qu'elle
est définie par la norme IEEE 488.1. Le registre d'activation de scrutation parallèle 'Parallel Poll
Enable' (qui est défini par la commande *PRE <nrf> et lu par l'interrogation *PRE?) spécifie les
bits du 'Status Byte Register' (registre d'octets d'état) qui doivent être utilisés pour constituer le
message local ist. Si un bit a la valeur '1' dans les registres STB et PRE, alors ist a la valeur
'1', sinon '0'. L'état du message ist peut aussi être lu directement en utilisant la commande
d'interrogation *IST?.
Le protocole de la couche physique de la scrutation parallèle (déterminant quelle ligne de
données doit être utilisée et son sens logique) est configuré par les commandes 'PPC' et 'PPE'
et envoyé par les commandes PPU et PPD de la manière définie par la norme. L'instrument
exécute la terminaison passive des lignes DIO pendant la scrutation parallèle.
Registre d'erreur d'interrogation - Norme GPIB IEEE 488.2 Traitement des erreurs
Il est plus probable que ces erreurs se produisent au niveau de l'interface semi-duplex GPIB
qui exige que l'instrument maintienne une réponse jusqu'à ce le contrôleur l'interroge. Toutes
les autres interfaces fournissent des communications duplex intégrales avec mise en mémoire
tampon dans la couche physique qui maintiennent généralement une réponse de l'instrument
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