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Instructions en schéma à relais
Mnémonique
Code
TCMP (@)
85
TIM
Aucun
TIMH
15
TKY (@)
––
TRSM
45
TXD (@)
––
WSFT (@)
16
XCHG (@)
73
XFER (@)
70
XFRB (@)
––
XNRW (@)
37
XORW (@)
36
ZCP
––
ZCPL
––
5-7
Instructions en schéma à relais
5-7-1 LOAD, LOAD NOT, AND, AND NOT, OR et OR NOT
LOAD – LD
LOAD NOT – LD NOT
AND – AND
AND NOT – AND NOT
OR – OR
OR NOT – OR NOT
Limites
Description
Canaux
4
TABLE COMPARE
2
TIMER
3
HIGH-SPEED TIMER
4
TEN KEY INPUT
1
TRACE MEMORY SAMPLE
4
TRANSMIT
3
WORD SHIFT
3
DATA EXCHANGE
4
BLOCK TRANSFER
4
TRANSFER BITS
4
EXCLUSIVE NOR
4
EXCLUSIVE OR
4
AREA RANGE COMPARE
4
DOUBLE AREA RANGE COMPARE
Les instructions en schéma à relais comprennent des instructions par bloc logi-
que et correspondent aux conditions du schéma. Les instructions par bloc logi-
que s'utilisent pour relier entre elles certaines parties complexes du schéma.
Symbole
B
B
B
B
B
B
Ces instructions ne sont pas limitées en nombre et peuvent être utilisées dans
n'importe quel ordre, du moment que la capacité mémoire de l'API n'est pas
dépassée.
Ces six instructions de base correspondent aux conditions du schéma à relais.
Comme il est dit dans le chapitre 4, l'état des bits attribués à chaque instruction
Nom
Zones de données d'opérande
Chapitre 5–7
UC
Toutes
192
Toutes
156
Toutes
159
Toutes
298
CQM1-CPU4j
-E
267
Toutes
293
Toutes
172
Toutes
183
Toutes
181
CQM1-CPU4j
-E
190
Toutes
264
Toutes
262
CQM1-CPU4j
-E
200
CQM1-CPU4j
-E
201
B: Bit
IR, SR, AR, HR, TC, LR, TR
B: Bit
IR, SR, AR, HR, TC, LR
B: Bit
IR, SR, AR, HR, TC, LR
B: Bit
IR, SR, AR, HR, TC, LR
B: Bit
IR, SR, AR, HR, TC, LR
B: Bit
IR, SR, AR, HR, TC, LR
Page
141
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