Publicité
Bit 2 -
Query Error. Réglé lorsqu'une erreur d'interrogation se produit. Le numéro d'erreur
approprié est signalé dans le Query Error Register, comme indiqué ci-dessous.
Bit 1 -
Non utilisé
Bit 0 -
Operation Complete. Réglé en réponse à la commande *OPC.
Limit Event Status Register et Limit Event Status Enable Register
Ces deux registres sont exploités en supplément des impératifs de IEEE std.488.2. Leur objet est
de signaler au contrôleur que toute sortie passe à la limite de courant et/ou en sort.
Tous les bits réglés dans le Limit Status Register qui correspondent aux bits réglés dans le Limit
Event Status Enable Register entraînent le réglage du bit LIM dans le Status Byte Register.
Le Limit Event Status Register est lu et annulé par la commande ∗LSR<N>?. Le Limit Event
Status Enable Register est réglé par la commande LSE<N> <nrf> et lu par la commande
∗LSE<N>?.
Bit 7 -.
Bit 2 -
Bit 1 -
Bit 0 -
Status Byte Register et Service Request Enable Register
Ces deux registres sont exploités selon les impératifs d'IEEE Std. 488.2.
Tous les bits réglés dans le Status Byte Register qui correspondent aux bits réglés dans le
Service Request Enable Register entraînent le réglage du bit RQS/MSS dans le Status Byte
Register, ce qui produit un Service Request sur le bus.
Le Status Byte Register est lu soit par la commande ∗STB? qui renvoie MSS dans le bit 6, soit
par un Serial Poll qui renvoie RQS dans le bit 6. Le Service Request Enable Register est réglé
par la commande ∗SRE <nrf> et lu par la commande ∗SRE?.
Bit 7 -
Bit 6 -
Bit 5 -
Bit 4 -
Bit 3 -
Bit 2 -
Bit 1 -
Bit 0 -
22
1 erreur interrompue
2 erreur point mort
3 erreur non terminée
Bit 3 non utilisés.
Réglé lorsqu'un déclenchement de sortie s'est produit.
Réglé lorsque la sortie entre dans la limite de tension.
Réglé lorsque la sortie entre dans la limite de courant.
Bit 7 non utilisés.
RQS/MSS. Ce bit défini par IEEE Std. 488.2 contient le message Requesting Service
ainsi que le message Master Status Summary. RQS est renvoyé en réponse à une
commande Serial Poll et MSS en réponse à la commande ∗STB?.
ESB. Event Status Bit. Ce bit est réglé si des bits réglés dans le Standard Event
Status Register correspondent aux bits réglés dans le Standard Event Status Enable
Register.
MAV. Message Available Bit. Il est réglé lorsque l'instrument a un message de
réponse mis en forme et prêt à être transmis au contrôleur. Le bit est réinitialisé
après transmission du Response Message Terminator.
Non utilisé.
Non utilisé.
Non utilisé.
LIM. Limit Status Bit. Ce bit est réglé si des bits réglés dans le Limit Event Status
Register correspondent aux bits réglés dans le Limit Event Status Enable Register.
Publicité
