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Chapitre 1 Présentation du démodulateur DAVIC QPSK
Description et étapes principales
Remarque : le tableau suivant décrit les étapes opérationnelles du démodulateur
QPSK.
Étape
Entrée RF
Tuner
FPGA (Field-
Programmable Gate
Array, matrice
prédiffusée
programmable par
l'utilisateur)
Microprocesseur
4
Description
Le démodulateur QPSK reçoit des signaux en rafales inversés
QPSK à partir du DHCT par l'intermédiaire du réseau CATV HFC
(Hybrid Fiber Coax, fibre hybride coaxiale) via son port d'entrée
RF (Radio Frequency), dans une plage de 5 à 42 MHz.
Les signaux en rafales sont filtrés par un filtre passe-bas et sont
envoyés vers un atténuateur variable actif. L'atténuateur est défini
par étape de 8 dB, comme indiqué dans la liste suivante :
Plage 1 = 0 dB
Plage 2 = 8 dB
Plage 3 = 16 dB
Plage 4 = 24 dB
Le mélangeur effectue une conversion ascendante du signal RF
en une fréquence intermédiaire (IF) de 92,5 MHz. Le signal IF
de 92,5 MHz est amplifié par les amplificateurs IF. Un filtre SAW
de 92,5 MHz se trouve au milieu des étapes de gain IF pour filtrer
le canal souhaité. Il est ensuite échantillonné par un convertisseur
analogique-numérique.
La FPGA prend les données échantillonnées de l'ADC et
1
effectue la conversion de fréquence finale en bande de base
complexe.
Le signal est alors filtré, dérandomisé et subit un décodage
2
Reed-Solomon.
Après réception et décodage du paquet décodeur complet, il
3
est envoyé à l'interface ATM-25.
L'interface ATM-25 envoie les données au modulateur QPSK
4
via la connexion sur le panneau arrière.
Contrôle l'écran LCD et surveille l'assemblage du clavier de la
1
façade avant grâce au FPGA.
Fournit une connexion au port Craft sur le panneau arrière.
2
Contrôle les relais d'alarmes du panneau arrière et les DEL
3
d'alarmes de la façade avant.
Contrôle le FPGA via une interface configurée en mémoire.
4
Communique avec le modulateur QPSK via le FPGA et
5
l'interface ATM-25.
4040715 Rév. A
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