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Système de rapport d'état
Description des registres d'état
Status Byte (STB) et Service Request Enable Register (SRE)
Le STB est déjà défini dans la norme IEEE 488.2. Il donne un aperçu de l'état de l'appareil en collectant
les informations des autres registres de niveau inférieur. Il peut donc être comparé à la partie
CONDition d'un registre SCPI et est situé au niveau le plus haut de l'hiérarchie SCPI. Il présente la
particularité que le bit 6 est le bit de somme des autres bits de l'octet d'état (STB).
L'octet d'état est lu à l'aide de la commande *STB? ou à l'aide d'une reconnaissance série („Serial
Poll").
Le SRE est associé au STB. Dans sa fonction il correspond à la partie ENABle des registres SCPI. A
chaque bit du STB correspond un bit du SRE. Le bit 6 du SRE est ignoré. Lorsqu'un bit est à 1 dans le
SRE et le bit correspondant dans le STB passe de 0 à 1, une demande d'intervention (SRQ) est
générée sur le bus CEI, déclenchant une interruption dans le contrôleur si celui-ci est configuré de
façon appropriée, qui en assure alors le traitement.
Le SRE peut être positionné à l'aide de la commande *SRE et lu à l'aide de la commande *SRE?
Tableau 5-2
Signification des bits dans l'octet d'état
Bit-No
Signification
2
Error Queue not empty
Le bit est mis à 1 si la file d'erreurs contient une inscription.
Si ce bit est validé par le SRE, chaque inscription dans la file d'erreurs déclenche une demande d'intervention.
Cela permet de détecter une erreur qui peut être spécifiée de façon plus détaillée par une interrogation de la file
d'erreurs. L'interrogation fournit un message d'erreur explicite. Ce procédé est recommandé, car il permet de
réduire considérablement les problèmes dans la commande du bus CEI.
3
Bit somme QUEStionable-Status
Le bit est mis à 1 si un bit EVENt est à 1 dans le registre QUEStionable Status et si le bit ENABle
correspondant est mis à 1.
Un bit à 1 indique un état d'appareil problématique, qui peut être spécifié de façon plus détaillée par une
interrogation du registre QUEStionable Status.
4
Bit MAVt (Message available)
Ce bit est mis à 1 lorsque le tampon de sortie contient un message qui peut être lu.
Ce bit peut être utilisé pour automatiser la lecture de données de l'appareil dans le contrôleur (voir chapitre 8,
exemples de programme).
5
Bit ESB
Bit somme du registre Event Status. Il est mis à 1 lorsqu'un des bits est à 1 dans le registre Event Status et
validé dans le registre Event Status Enable.
La mise à 1 de ce bit indique un défaut grave qui peut être spécifié de façon plus détaillée par une interrogation
du registre Event Status.
6
Bit MSS (Master-Status-Summary-Bit)
Le bit est mis à 1 lorsque l'appareil déclenche une demande d'intervention, ce qui se produit lorsque l'un des
autres bits de ce registre est à 1 et qu'il est validé par son bit de masquage dans le registre Service Request
Enable SRE.
7
Bit somme OPERation-Status-Register
Le bit est mis à 1 lorsqu'un bit EVENt est à 1 dans le registre OPERation Status et lorsque le bit ENABle
correspondant est mis à 1.
Un bit à 1 indique que l'appareil est en train d'exécuter une action. L'interrogation du registre OPERation Status
permet de connaître le type de l'action effectuée.
1065.6016.13
5.22
FSE
F-15
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Chapitres
