Temps De Réaction; Temps De Réaction Maximal En L'absence De Défaut (Worst Case Delay Time, Wcdt) Pour L'exploitation 1Oo1 (1V1); Temps De Réaction Maximal En L'absence De Défaut (Worst Case Delay Time, Wcdt) Pour L'exploitation 1Oo2 (2V2) - Siemens SIMATIC ET 200SP HA Manuel

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Temps de réaction
Introduction
Vous trouvez ci-après les temps de réaction du module d'entrées TOR F-DI 16x24VDC HA. Les
temps de réaction du module d'entrées TOR sont pris en compte dans le calcul du temps de
réaction du système de sécurité.
Définition du temps de réaction pour les entrées TOR de sécurité
Le temps de réaction correspond au temps qui s'écoule entre un changement de signal sur
l'entrée TOR et la mise à disposition du télégramme de sécurité au niveau bus de fond de panier.
Pour le calcul des temps requis
• Temps de cycle max. : T
• Temps d'acquittement max. (Device Acknowledgement Time) : T
Le temps de réaction maximal en présence d'une erreur (One Fault Delay Time, OFDT)
correspond au temps de réaction maximal En l'absence de défaut (Worst Case Delay Time,
WCDT).
Temps de réaction maximal en l'absence de défaut (Worst Case Delay Time, WCDT) pour
l'exploitation 1oo1 (1v1)
• La formule suivante est valable pour une alimentation de capteur sans test de court-circuit :
t <= 2 * T
• La formule suivante est valable pour une alimentation de capteur avec test de court-circuit :
t <= 2 * T
T1
T2
Temps de réaction maximal en l'absence de défaut (Worst Case Delay Time, WCDT) pour
l'exploitation 1oo2 (2v2)
• La formule suivante est valable pour une alimentation de capteur sans test de court-circuit :
t <= 2 * T
• La formule suivante est valable pour une alimentation de capteur avec test de court-circuit :
t <= 2 * T
F-DI 16x24VDC HA
Manuel, 08/2021, A5E45647540-AD
= 6 ms
cycle
+ Retard à l'entrée
cycle
+ Retard à l'entrée + T1 + T2
cycle
Temps de test de court-circuit
Temps de démarrage du capteur après le test de court-circuit
+ Retard à l'entrée+ Temps de discordance
cycle
+ 2 * Retard à l'entrée + max. (T1p + T2p, T1s + T2s) + Temps de discordance
cycle
= 12 ms
DAT
*)
A
*)
81

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