Siemens SIMATIC S7-1500 Manuel page 37

Décalage par Paramètre
rapport à l'adresse
de début
Octet 13 –
STS_SW_GATE
STS_READY
LD_STS_SLOT_1
LD_STS_SLOT_0
RES_EVENT_ACK
–
Octet 14 STS_DI2
STS_DI1
STS_DI0
STS_DQ1
STS_DQ0
STS_GATE
STS_CNT
STS_DIR
Octet 15 STS_M_INTERVAL
EVENT_CAP
EVENT_SYNC
EVENT_CMP1
EVENT_CMP0
EVENT_OFLW
EVENT_UFLW
EVENT_ZERO
CPU 1512C-1 PN (6ES7512-1CK00-0AB0)
Manuel, 06/2015, A5E35306456-AA
Signification
Bits 6 à 7 : Réservé ; est à 0.
Bit 5 : Etat validation logicielle
Bit 4 : Périphérie TOR intégrée démarrée et paramétrée
Bit 3 : Requête de chargement pour Slot 1 détectée et exécutée (en alter-
nance)
Bit 2 : Requête de chargement pour Slot 0 détectée et exécutée (en alter-
nance)
Bit 1 : Réinitialisation des bits d'événement active
Bit 0 : Réservé ; est à 0.
Bit 7 : Réservé ; est à 0.
Bit 6 : Etat HSC DI1
Bit 5 : Etat HSC DI0
Bit 4 : Etat HSC DQ1
Bit 3 : Etat HSC DQ0
Bit 2 : Etat validation interne
Bit 1 : Impulsion de comptage détectée dans la dernière 0,5 s env.
Bit 0 : Sens de la dernière variation de valeur de comptage
Bit 7 : Impulsion de comptage détectée dans l'intervalle de mesure précé-
dent
Bit 6 : Un événement de capture s'est produit
Bit 5 : La synchronisation a eu lieu
Bit 4 : Evénement de comparaison pour DQ1 apparu
Bit 3 : Evénement de comparaison pour DQ0 apparu
Bit 2 : Un débordement haut s'est produit
Bit 1 : Un débordement bas s'est produit
Bit 0 : Un passage par zéro s'est produit
Fonctions technologiques
3.3 Configuration
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