Sun Microsystems Fire X4140 Mode D'emploi page 47

Points de contrôle des codes POST (suite)
TABLEAU A-2
Code POST Description
3B Test de la mémoire totale installée dans le système. Vérification des touches SUPPR ou
ÉCHAP pour limiter le test de la mémoire. Affichage de la mémoire totale du système.
3C Test de lecture/écriture RAM désormais terminé, programmation des trous de mémoire ou
gestion des ajustements nécessaires pour la taille RAM en fonction de NB. Vérifie si le
module HT a détecté une erreur dans le bloc d'initialisation et de la compatibilité CPU
pour l'environnement MP.
40 Détection des différentes unités (ports parallèles, ports série et coprocesseurs dans la CPU,
etc.) installées correctement dans le système et mise à jour de BDA, EBDA, etc.
50 Programmation du trou de mémoire ou de toute mise en œuvre nécessitant un ajustement
en taille de RAM système si nécessaire.
52 Mise à jour de la taille de la mémoire CMOS à partir de la mémoire détectée dans le test de
mémoire. Allocation de mémoire pour la zone Extended BIOS Data Area à partir de la
mémoire de base.
60 Initialisation de l'état NUM-LOCK et programmation de la vitesse de répétition du clavier.
75 Initialisation de Int-13 et préparation de la détection IPL.
78 Initialisation des unités IPL contrôlées par le BIOS et des ROM en option.
7A Initialisation des ROM en option restantes.
7C Génération et écriture du contenu de ESCD dans la mémoire NVRam.
84 Consignation des erreurs détectées lors du test POST.
85 Affiche des erreurs à l'intention de l'utilisateur et demande à celui-ci de répondre.
87 Exécution du programme de configuration du BIOS si nécessaire/demandée.
8C Une fois l'initialisation de toutes les unités terminée, programmation des paramètres
sélectionnables par l'utilisateur associés à NB/SB, tels que les paramètres de
synchronisation, les régions ne pouvant pas être mises en cache et la possibilité de mise en
mémoire vive fantôme, et exécution des opérations de programmation OEM
NB/SB/PCIX/OEM nécessaires à la fin du test POST. L'effacement en arrière-plan de la
mémoire DRAM et des caches de niveau 1 et 2 est configuré en fonction des questions de
configuration. Obtention des limites d'effacement DRAM de chaque noeud
8D Création des tables ACPI (si ACPI est pris en charge).
8E Programmation des paramètres des périphériques Activation/désactivation de NMI selon
sélection.
90 Initialisation à la fin du POST de l'interruption de gestion de système.
A0 Vérification du mot de passe d'initialisation si défini.
A1 Nettoyage nécessaire avant initialisation du système d'exploitation.
Annexe A Journaux des événements et codes d'autotest à la mise sous tension (POST) 35