Table des Matières
Publicité
5532A
Manuel de l'opérateur
La structure des données de statut contient les registres suivants :
STB – Registre d´octet d´état
SRE – Registre d´activation de la demande de service
ESR – Registre de statut d´événement
ESE – Registre d´activation du statut d´événement
File d'attente de sortie
STB Registre d´octet d´état
STB est le registre principal où les informations provenant des autres registres
d´état et de la file d´attente de sortie sont recueillies. La valeur du registre STB
est réinitialisée après la mise en marche du produit ou l´envoi de la commande
*CLS. Cette commande réinitialise le registre STB à l´exception du bit MAV, qui
reste défini si la file d´attente de sortie n´est pas vide. La valeur du registre STB
peut être lue via le message de série ou la requête générale *STB?. Reportez-
vous au Tableau 18.
Nom du bit
OSS
RQS
MSS
ESB
MAV
QSS
SRE Registre d´activation de demande de service
Le registre d´activation de demande de service supprime ou autorise les bits
STB. La valeur 0 d´un bit SRE signifie que celui-ci n´influence pas la valeur du bit
MSS. La valeur de tout bit STB démasqué donne lieu à la mise du bit MSS au
niveau 1. Le bit 6 du registre SRE n´est pas influencé et sa valeur est 0. La
valeur du registre SRE peut être définie via la commande *SRE, suivie par la
valeur du registre de masque (0 - 191). Le registre peut être lu avec la
commande *SRE?. Le registre est automatiquement réinitialisé lors de la mise
sous tension du produit. Le registre n´est pas réinitialisé par la commande *CLS.
152
Tableau 18. Configuration des bits du registre d´octet d´état
Operation Summary Status (statut du résumé du fonctionnement), bit 7. Défini
par SCPI. Le bit OSS est fixé à 1 lorsque les données du registre de statut
opérationnel (OSR - Operation Status Register) contiennent un ou plusieurs bits
compatibles qui sont vrais.
Request Service (demande de service), bit 6. Le bit est lu comme une partie de
l´octet d´état, uniquement lorsqu´un message de série est envoyé.
Master Summary Status (synthèse principale d´état), bit 6. Le bit MSS est fixé à
1 lorsque les bits ESB ou MAV sont à 1 et activés (1) dans le registre SRE. Ce
bit peut être lu à l´aide de la commande *STB?. Sa valeur est dérivée des
statuts des registres STB et SRE.
Event Summary Bit (bit de résumé des événements), bit 5. Sa valeur est
dérivée des statuts des registres STB et SRE. Le bit ESB est fixé à 1 lorsque un
ou plusieurs bits ESR activés sont fixés à 1.
Message Available (message disponible), bit 4. Le bit MAV est fixé à 1 lorsque
des données sont disponibles dans la file d´attente de sortie IEEE488 (la
réponse à la requête est « prêt »).
Questionable Summary Status (statut de synthèse contestable), bit 3. Défini par
SCPI. Le bit QSS est fixé à 1 lorsque les données du registre de statut
contestable (QSR - Questionable Status Register) contiennent un ou plusieurs
bits compatibles qui sont vrais.
Description
Publicité
Table des Matières
